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数字中端工程师(J10189)
Sugon · 陕西省·西安市, 江苏省·无锡市, 安徽省·合肥市, 四川省·成都市, 广东省·深圳市, 湖南省·长沙市
About The Role
- 完成RTL代码到Netlist的综合实现，相关时序分析
- 完成RTL vs. Netlist等效性检查（LEC/Formality）
- 开发RTL2GDS中综合，STA相关的流程和方法学
- 电子/电路/微电子/自动化/计算机/物理等专业本科及以上学历，2年以上相关工作经验
- 熟悉时序约束的生成和检查
- 熟练使用Design Compiler实现模块和芯片级综合
- 熟练使用LEC/Formality完成等效性检查
- 熟练使用PT完成STA分析和时序收敛
- 熟悉综合中的scan insertion相关流程和技术
- 有高速CPU/DDR/PCIE等相关时序收敛和迭代经验优先
- 有16nm及以下工艺的大规模芯片流片经验优先
- TCL/SHELL/Perl/python相关经验
- 优秀的自我学习能力，自我驱动，紧跟技术趋势和良好的团队合作精神
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