SOC Design Engineer (RAS HW)

岗位职责 负责芯片RAS（可靠性Reliability、可用性Availability、可维护性Serviceability）相关模块的RTL设计、编码与优化， 参与RAS功能的需求分析、架构定义与技术方案评审，结合芯片应用场景（如AI服务器、高性能计算），制定合理的RAS设计方案，确保方案的可行性与先进性，助力实现系统运行可用性。 负责RAS相关模块的RTL Lint、综合、SDC约束编写、STA分析，配合后端团队完成物理实现，解决时序收敛、物理验证过程中的RAS相关问题。 配合验证团队完成RAS功能的验证计划制定、测试用例评审，协助调试验证过程中发现的RTL代码bug，确保RAS功能符合设计规格，实现覆盖率收敛。 参与芯片流片后RAS相关问题的调试与分析，提供技术支持，优化RAS设计方案，持续提升芯片的可靠性与可维护性，降低系统停机风险与运维成本。 跟踪RAS领域前沿技术与行业标准，结合项目需求引入新技术、新方法，推动RAS设计能力迭代升级，撰写相关技术文档与设计报告。 任职要求 本科及以上学历，硕士学历优先，有服务器芯片、AI芯片RAS设计经验者可放宽学历要求。 3年及以上数字芯片RTL设计经验，至少1年以上RAS相关模块设计经验，有CPU、DDR控制器、PCIe控制器等核心模块RAS设计经验者优先。 有ASIC/IP核开发、FPGA原型验证经验，参与过完整芯片流片项目者优先。 精通Verilog/SystemVerilog硬件描述语言，熟悉RAS相关算法（如ECC、CRC、LDPC等）的实现原理。 熟悉RAS核心技术特性。 熟练掌握前端设计流程，包括需求分析、架构设计、RTL编码、Lint检查、综合、SDC约束、STA分析等。 了解芯片低功耗设计、DFT设计流程，具备PPA（性能、功耗、面积）优化经验。 具备良好的问题定位与分析能力，能够快速排查RTL设计、验证及流片后出现的RAS相关问题，有较强的技术攻关能力。 熟悉Python/Perl/Tcl等脚本语言，能够编写脚本实现设计自动化。