综合时序工程师(J10106)

1. 根据规格要求，完成Verilog电路实现；
2. 根据规格要求，完成电路的综合，网表交付和SDC交付；
3. 根据设计说明，完成电路的时序分析，功耗分析和可实现性分析；
4. 主导推动电路在后端实现全流程进行极致的面积，功耗和性能优化；
5. 支持和解决后端实现和签核中的问题，管控后端实现的质量和风险；
6. 具备一定的数字电路设计和验证基础；
7. 具有优秀的学习能力，沟通能力和抗压能力，具有很强的责任心；
8. 精通芯片综合和等效性检查等；
9. 精通SDC设计，时序分析和优化；

经验要求

• 2年以上芯片综合和时序分析工作经验，在28nm及以下的工艺节点至少有1款芯片的流片经验；
• 必须有主流Foundry厂家(TSMC, Samsung, GlobalFoundry, UMC, SMIC)的流片经验。