About The Role

高速IO架构设计与验证：针对应用与存储产品中的高速IO接口电路进行架构设计、电路设计及验证优化，重点开发高速接收器和信号均衡器等关键电路；
系统建模与仿真：使用MATLAB、Verilog-A等建模工具对模拟系统进行建模与仿真，完成性能评估与设计验证；
版图设计协同：指导layout工程师进行版图设计，提出针对电路需求的版图设计要求，确保电路性能最优化；
技术支持与系统协同：熟悉存储产品系统行为，为测试和系统部门提供技术支持，协助完成测试与debug；
前沿技术预研：预先研究用于下一代DRAM产品的高速IO先进技术，推动技术储备与创新。
教育背景与专业知识：硕士及以上学历，微电子、集成电路或相关专业毕业，深入理解器件物理和CMOS工艺；
专业技能与资格：能使用MATLAB和Verilog进行系统级建模，能使用Spectre、Hspice、finesim、Virtuoso、StarRC等EDA工具完成电路设计与仿真；
行业与专业经验：2年以上高速接口电路设计经验，掌握DFE、CTLE、FFE等均衡技术和高速时钟分布技术，熟悉高速电路设计方法；
项目/任务成果：主导或深度参与过至少一款高速IO接口电路的设计与流片验证；
其他要求：具有良好的团队合作精神和沟通能力，具有较强的学习能力和勇于挑战新技术的意愿。

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高速IO设计工程师-High-Speed IO Design Engineer(J17153)