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全数字锁相环设计工程师/专家-All-Digital Phase-Locked Loops Engineer/Expert(J17492)

ChangXin Memory (CXMT) · 安徽省·合肥市, 上海市, 北京市

External listingFull-timeabout 2 months ago

About The Role

  1. 架构定义与系统设计：根据相位噪声、抖动、杂散与功耗指标，选择最优ADPLL架构（整数-N、分数-N、子采样等），推导系统级参数并设计校准算法，通过Verilog、Verilog-A、MATLAB、Spice、SystemVerilog、UVM等工具进行全面验证；
  2. 关键模块电路设计：设计并验证ADPLL核心模块（DCO、MMD、PFD、TDC、DLF、SDM等），优化超低相位噪声（<300 fs RMS抖动）、宽调谐范围与全PVT鲁棒性，运行SPICE、RTL及门级联合仿真；
  3. 物理实现与集成：完成综合、STA、物理设计规划，指导版图实现CTS、电源网格、EM/IR及时序收敛，交付GDSII及DVFS表格；
  4. 芯片验证与调试：利用LabVIEW、Python搭建自动化测试平台，使用高速示波器、频谱仪、信号源及相位噪声分析仪完成芯片性能表征，将实测数据关联仿真结果并推动设计迭代；
  5. 文档与IP复用：撰写设计规格书、测试计划及表征报告，建立并维护ADPLL IP组合（行为模型、PDK、测试平台），推动跨产品复用。
  6. 教育背景与专业知识：硕士及以上学位，电子工程/微电子等相关专业，深入理解相位噪声理论、抖动分析、电源敏感度、本振泄漏及杂散机制；
  7. 专业技能与资格：精通全定制模拟/射频设计流程，能使用高速示波器、信号与矢量网络分析仪、频谱仪、相位噪声测试仪及探针台完成芯片测试；
  8. 行业与专业经验：5年以上ADPLL或高速时钟电路设计经验，有完整芯片从设计到量产的成功经历；
  9. 项目/任务成果：主导过至少一款ADPLL芯片的完整开发流程（从架构定义到量产表征），并实现业界领先的抖动与相位噪声指标；
  10. 其他要求：具有Python、MATLAB、SKILL等脚本语言的数据分析与测试自动化能力，能指导初级工程师开展技术工作。

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