About The Role

DRAM Training机制分析与配置：深入分析LPDDR4/5等DRAM的Training机制（如Read/Write Leveling、ZQ Calibration等），提供优化配置建议以提升系统稳定性；
初始化与读写错误分析：分析DRAM初始化失败、读写错误等问题，制定系统性解决方案并推动闭环；
TC参数配置与协同优化：负责TC参数配置与优化，确保与MC的稳定协同工作，提升内存子系统性能；
压力测试方案设计与执行：设计并实施DRAM压力测试方案，使用工具（如stressapptest）进行长时间读写、反转及CRC校验测试，定位内存颗粒设计缺陷；
总线信号分析与眼图质量评估：使用逻辑分析仪、示波器捕获DDR总线信号（如CLK、DQ、DQS），分析眼图质量与时序违例，驱动设计改善。
教育背景与专业知识：本科及以上学历，电子工程、微电子、计算机工程或相关专业，了解JEDEC标准流程；
专业技能与资格：熟悉DDR/LPDDR协议（LPDDR4/5经验优先），掌握DRAM PHY的基础配置与时序参数调优方法，熟练使用示波器、逻辑分析仪等硬件调试工具分析DRAM信号，了解常见内存测试方法论（如功能测试、压力测试）；
专业技能与资格：具备RISC-V架构的嵌入式开发经验，包括RISC-V MCU的编程、调试和系统集成，精通C/C++/Python；
行业与专业经验：具备DRAM性能分析方法，能通过日志或工具定位内存问题。

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DRAM测试算法开发工程师-DRAM Test Algorithm Engineer(J18489)