About The Role

1.参与异构集成方案工艺可行性与可靠性评估，提前识别工艺风险点；
2.进行多物理场仿真分析，评估不同集成方案的热力管理以及评估对器件特性影响；
3.针对异构集成系统级电性能（SI/PI）进行建模分析，开展异构集成设计中的PPA优化；
4.开发 frame/chip dummy 填充方案，提升可制造性（DFM）与良率；
5.设计 TEG(test key)、Seal ring、Guard ring等，确保芯片的物理可靠性；
6.参与芯片设计，与高速互联IP、后端设计、封装、测试团队合作，进行2.5D/3D技术方案研发和工程落地。
1.硕士及以上学历，微电子/材料/机械工程专业；
2.2年以上异构集成设计经验，熟悉 CoWoS异构集成技术，有2.5D/3D封装项目落地经验、熟悉集成、 Chiplet partitioning与互联设计、HB(1+1 F2F)和CoW1+1HB相关设计的优先；
3.具备至少一款高性能计算芯片(如GPU、CPU、AI芯片)成功TO且量产的经验，熟悉14nm及以下先进工艺(7nm/5nm) 优先；
4.具备良好的跨团队协作能力，能与前端设计、架构、封装、测试团队高效沟通。

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异构集成制程整合工程师 - HI Process Integration Engineer(J18800)