About The Role

逻辑综合与STA signoff：主导芯片的逻辑综合、形式验证及STA signoff工作，确保时序质量满足设计目标；
时序收敛方案制定：根据芯片的时序要求，确定时序收敛方案，制定芯片级和模块级的SDC约束；
时钟与复位方案优化：参与芯片时钟和复位方案的制定与优化，推动时序性能提升；
跨团队协同signoff：与前端、后端设计团队配合完成芯片最终Tapeout的timing signoff，解决时序收敛问题；
定制电路时序分析：主导定制电路或数模混合电路的Timing分析，与K-LIB团队协作开发定制电路或模拟电路的timing lib，用于混合电路或半定制电路的timing分析及signoff。
教育背景与专业知识：微电子、电子工程或相关专业，硕士及以上学历；
专业技能与资格：能使用DC/PT/Formality/LEC等EDA工具完成逻辑综合和STA，具备TCL、Perl、Python等脚本开发能力；
行业与专业经验：8年以上STA相关经验，负责过两款以上量产芯片的Timing signoff，有高速电路（如DDR/LPDDR接口）的时序收敛经验；
项目/任务成果：主导过至少两款的芯片从综合到STA signoff的完整流程并成功量产；
其他要求：沟通能力良好，有团队合作精神，有定制化/半定制电路或异步电路时序分析和优化经验者优先。

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数字电路STA主任工程师-Digital STA Staff Engineer(J19375)