About The Role

架构设计与验证：针对应用与存储产品中的高速IO接口电路进行架构设计、电路设计及验证优化，重点开发高速收发器和信号均衡器等核心模块；
系统建模与仿真：主导模拟系统建模与仿真，能使用Matlab/Verilog-A等建模工具进行系统级分析和验证；
项目开发与工具应用：使用EDA工具完成项目开发，指导版图工程师进行版图设计并明确提出针对电路需求的版图设计要求；
技术支持与协作：熟悉存储产品系统行为，为测试和系统部门提供测试与debug的技术支持，推动问题闭环；
前沿技术研究：预先研究用于下一代DRAM的高速IO技术，推动新架构的应用。
教育背景与专业知识：微电子、电子工程或相关专业，硕士及以上学历；
专业技能与资格：能使用spectre/hspice、finesim、virtuoso、star RC等EDA工具完成高速电路设计与仿真，能使用matlab和verilog进行系统级建模，具有DFE/CTLE/FFE等均衡技术和高速时钟分布技术的应用能力；
行业与专业经验：2年以上高速接口电路设计经验，有成功流片经验者优先；
项目/任务成果：参与过至少一款高速接口电路（如SerDes、DDR PHY、PAM3/4）的完整设计流程；
其他要求：具有团队合作精神和沟通能力，能独立学习并应用前沿技术。

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高速IO设计主任工程师-High Speed IO Circuit Design Staff Engineer(J19878)